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$ state_1
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$ JED2CKT -- JEDEC File to OPALsim Circuit/Macro Translator (Version V055)
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$ Copyright (c) National Semiconductor Corporation 1990,1991
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$ Translated from state_1.jed. Date: 3-20-92
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$ DEVICE GAL16V8
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.MACRO state_1 dly p1 p2 p3 p4 p5 p6 p7 p8 p9 p10 p11 p12 p13
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+ p14 p15 p16 p17 p18 p19 p20
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np2 INV 0 p2
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a8 AND 0 np2 q18 q17 q16
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a9 AND 0 np2 q18 q15
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a16 AND 0 np2 q18 nq17 q15
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a17 AND 0 np2 nq18 q17 q15
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a24 AND 0 np2 nq18 nq17 q16 q15
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a25 AND 0 np2 q18 nq16 q15
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a26 AND 0 np2 q17 nq16 q15
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a32 AND 0 np2 q18 q17 q16 nq15
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a33 AND 0 np2 nq18 nq17 nq16 q15
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a40 AND 0 q17 nq14
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a41 AND 0 nq15 nq14
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a42 AND 0 nq16 nq14
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a43 AND 0 nq18 nq14
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a44 AND 0 np2 nq18 nq17 nq16 q15
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a45 AND 0 p2 nq14
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np11 INV 0 p11
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a0 OR 0 GND
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or19 OR 0 GND
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p19 TINV dly a0 or19
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or18 NOR 0 a8 a9
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q18 DFF dly nq18 p1 or18 /0
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p18 TINV 0 np11 q18
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or17 NOR 0 a16 a17
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q17 DFF dly nq17 p1 or17 /0
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p17 TINV 0 np11 q17
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or16 NOR 0 a24 a25 a26
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q16 DFF dly nq16 p1 or16 /0
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p16 TINV 0 np11 q16
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or15 NOR 0 a32 a33
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q15 DFF dly nq15 p1 or15 /0
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p15 TINV 0 np11 q15
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or14 NOR 0 a40 a41 a42 a43 a44 a45
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q14 DFF dly nq14 p1 or14 /0
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p14 TINV 0 np11 q14
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a48 OR 0 GND
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or13 OR 0 GND
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p13 TINV dly a48 or13
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a56 OR 0 GND
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or12 OR 0 GND
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p12 TINV dly a56 or12
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.EOM
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